El ruido en la 2^n transiciones

Question

Yo soy el muestreo de una señal de vídeo a partir de una imagen lineal. Me di cuenta cuando la iluminación es sólo en la intensidad cuando el ADC aumenta por otra MSB bit en la salida, el ruido que se produce. Es decir, cuando ADC transiciones desde 0111 1000, 01111 a 10000, y así sucesivamente. Lo que ocurre en cada transición. Al menos, esto es lo que me parece a mí. Lo que podría ser la fuente de ese ruido?

Sospecho que esto sucede en algún lugar en el lado digital del circuito. Aquí está el perfil cuantitativo de la intensidad de la imagen en la line20:

Aquí está el reloj de muestreo de la señal antes y después de la puerta de búfer:

amarillo: 0-3.3 V

azul:0-5V

EDITAR: En resumen: el problema fue con el tiempo que se discute en este post y la mala de tierra que se discute aquí

Answer 1

Marcador de posición de comentarios válidos, no obstante, el ruido que se está viendo es un indicativo de la temporización de sesgar problema entre los bits digitales saliendo de la ADC. En lugar de xxx10000 y xxx01111, en ocasiones llegar xxx00000 y xxx11111.

Veo el reloj va en el ADC, pero no veo el siguiente lugar en el datapath donde los datos se sincroniza de nuevo. Asegúrese de que los retardos de sincronización (resistencias, buffer, conectores, cableado, etc.) en las líneas de datos aún así cumplir con el programa de instalación y mantener los requisitos para dondequiera que resincronización se produce. Preste atención a sesgo del reloj entre las juntas, demasiado.

Answer 2

Voy a empezar diciendo que usted no parece estar tomando el cuidado de algunas cosas correctamente. El control de borde de tasas(resistencias), la adición de un tampón/conductor (745402) etc.

Así que usted probablemente puede descartar el ADC interno de funcionamiento, Analógica es una excelente empresa, que saben lo que están haciendo y lo hemos vendido un montón de esos dispositivos, y yo he usado estos dispositivos, en este exacto de la aplicación con buenos resultados.

Ahora por la crítica constructiva.

El ADC es un dispositivo sensible a la (amplia BW y el alto nivel de conversión) usted tiene que tener cuidado.

Fuentes de alimentación:

• para estas aplicaciones me funcionan normalmente dedicado LDO, filtros antes de (Pi filtros con L y C) y después de los buffers y el ADC - todos separados.

Reloj controlador para ADC:

• riel de rebote en la fuente de reloj se manifiesta en la fluctuación en el muestreo de apertura, que se manifiesta en MSB contar ruido. - fuente de alimentación independiente y controlador de la forma del reloj. El SGL (una Sola puerta Lógica) es tu amigo.

Diseño - Diseño y, sin embargo, de nuevo diseño:

• Es muy importante. SER consciente de la imagen de un flujo de corriente, los caminos de retorno de las señales que se están ejecutando para los búferes. Plano de tierra se divide etc. etc.

Algunos de los más oscuros cosas: - algunos paquetes de resistencia son desagradables, adicional e inductancia de acoplamiento cruzado de la capacitancia. No necesariamente afectan a los resultados aquí. Yo tiendo a usar resistencias individuales (0402)

Como por DaveTweed excelente observación (re sincronización skew) una solución es reemplazar los tapones en su esquema con D ff /cierres reclock los datos y de búfer en el mismo tiempo. Yo suelo hacer eso y Dave comentario me recordó.

Después de la actualización (comentarios sobre reloj);

Yo nunca, nunca , nunca permitir que la FPGA, CPLD entradas en un ADC. Yo tampoco ejecutar separado de la fuente de reloj o si tengo que tener una específica frecuencia de reloj que se genera, me reclock el uso de SGL (D FF) a una frecuencia superior (prestar atención a la instalación y los tiempos de espera de curso). La razón de esto es que la estructura de la FPGA y CPL causas de un montón de carril de energía procedente de la fluctuación en el tiempo de las salidas de estos dispositivos. Esta fluctuación en vez interactúa con el muestreo de la ventana de la aperature período de la ADC front end causando problemas de ruido.