Sincronizar salidas de FPGAs separadas en 1ns

Question

Editar: He logrado alcanzar una incertidumbre de 560ps en la simulación utilizando retroalimentación de PLL externo en todo el chip. Una vez que verifique en hardware real, publicaré una solución completa.

Estoy tratando de sincronizar las salidas de dos FPGAs Spartan-6 físicamente separadas. Idealmente, la diferencia entre las salidas de los dos dispositivos sería inferior a 1ns.

Las salidas son pines diferenciales controlados por un OSERDES2.

Una posibilidad podría ser distribuir un reloj de referencia a las dos FPGAs. La señal se enrutaría para que llegue a cada FPGA "exactamente al mismo" tiempo.

El reloj de referencia se pasaría a través de un PLL, con retroalimentación a través de un dispositivo BUFIO2_FB. Como se muestra en el ejemplo de recursos de sincronización:

¿Este mecanismo de retroalimentación cancelará la demora de inserción de reloj, para que el IOCLK esté en fase con el pin de entrada de reloj?

El ISERDES2 en el mismo dominio de IOCLK registraría una señal de datos de referencia que simplemente denota un borde de reloj particular para alinear la salida.

¿Existen otras variaciones de dispositivo que evitarán que las salidas estén determinísticamente en fase?

Por ejemplo, me preocupa que la demora de propagación desde OSERDES2 hasta el pin de salida podría variar mucho entre dispositivos. Basado en la hoja de datos de sincronización:

¿Significa esta especificación de 0.94 ns que la propagación puede estar en cualquier lugar de 0 a 0.94ns en diferentes dispositivos?

¿Existe un enfoque más sólido para este problema?

Answer 1

¿Hay algún enfoque de sonido más para este problema?

¡Sí!

Coloca ambas funciones de la FPGA en un solo dispositivo.

Intentar mantener el determinismo con 1ns para dispositivos separados es casi como un sueño imposible.

Answer 2

Realmente quieres que ambas señales se registren en el mismo FPGA, idealmente en el mismo banco de IO, y aún así 1ns es un límite para un par LVDS de propósito general.

Por supuesto, podrías no preocuparte por ello y recortar las longitudes de cable para cancelar el desfase, estás viendo cerca de 1ns por pie, por lo que recortar longitudes de coaxial es un enfoque bastante razonable en un instrumento único, posiblemente mucho menos en volúmenes de producción....

¿Podrías intentar encontrar un doble flipflop ECL10K o similar y usarlo para registrar las dos salidas externamente al FPGA? ¿Quizás alguien como Pericom tenga algo adecuado?