Condensadores de desacoplamiento en la parte inferior de la capa?

Question

Estoy usando 0.01 uF condensadores de desacoplamiento en un 0805 paquete, en cada V_cc/GND par de mi CPLDs. Así, alrededor de las ocho de condensadores en total). Me resulta un poco más fácil de ruta de la junta si los condensadores de desacoplamiento se colocan en la parte inferior de la capa y conectado a la V_cc y GND pin de la CPLD/MCU uso de las vias.

Es esta una buena práctica? Entiendo que el objetivo es minimizar el bucle de corriente entre el chip y el condensador.

Mi capa inferior también sirve como un plano de tierra. (es una de la dos-capa de la junta, así que no tengo una V_cc plano), y por lo que no necesito para conectar la clavija de toma de tierra del condensador usando las vias. Obviamente, el chip pin GND se conecta mediante una vía. Aquí está una foto que ilustra esto mejor:

El grueso de seguimiento que venía hacia el condensador es V_cc (3.3 V) y está conectado con otro grueso de seguimiento que viene directamente de la fuente de alimentación. Yo proporcionan V_cc a todos los condensadores de esta manera. Es una buena práctica para conectar todos los condensadores de desacoplamiento de tal manera que o voy a tener problemas en el camino?

Una forma alternativa que he visto que hay un solo rastro de V_cc y otro para toma de TIERRA que se extiende desde la fuente de alimentación. Los condensadores de desacoplamiento, a continuación, 'toque' en los rastros. Me di cuenta de que ese enfoque no era plano de tierra - gruesa V_cc y GND trazas de ejecución desde un solo punto. Un poco como mi V_cc enfoque descrito en el párrafo anterior, pero también adoptado por GND.

El enfoque que sería mejor?

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Figura 2

Figura 3

Aquí están algunas fotos de los condensadores de desacoplamiento. Creo que de estos el mejor es aquel en el que el condensador está en la parte superior de la capa - ¿ustedes están de acuerdo?

Yo obviamente, es necesario una vía para el pin GND, si yo quiero conectar con el plano del suelo. Sobre el valor de 0.001 uF 0.1 uF se ha especificado en Altera la documentación y así que me instalé en 0.01 uF. Desafortunadamente, a pesar de que yo mentalmente señaló que voy a necesitar otro condensador en menos de 3 cm, no me acordaba de implementar el esquema. En base a las sugerencias aquí, yo también voy a agregar 1 uF condensador en paralelo a cada Vdd/GND par.

Respecto de potencia - que voy a utilizar 100 de la lógica de los elementos de un 100 bits de registro de desplazamiento. La frecuencia de la operación depende en gran medida de la interfaz SPI de la MCU que voy a usar para leer el registro de desplazamiento. Voy a utilizar la frecuencia más lenta que el AVR Mega 128L permite SPI (es decir, el 62,5 kHz). El microcontrolador será a las 8 MHz usando su oscilador interno.

La lectura de las siguientes respuestas, ahora estoy bastante preocupado por mi plano de tierra. Si entiendo Olin de la respuesta, no debo conectar el pin GND de cada condensador al plano del suelo. En su lugar, que debo conectar el GND de los pines de los principales GND red en la parte superior de la capa y, a continuación, conectar el GND de la red a la principal de retorno. Estoy en lo cierto aquí?

Si este es el caso, debo tener un plano de tierra? Los únicos otros chips de la placa son de una MCU y otro CLPD (el mismo dispositivo, aunque). Aparte de eso, es sólo un montón de encabezados, conectores y elementos pasivos.

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Aquí está el CPLD con 1 uF condensadores y una de las estrellas de la red para V_cc. A qué se parece esto un mejor diseño?

Mi preocupación ahora es que el punto central de la estrella (o área) va a interferir con el plano del suelo, ya que ellos están en la misma capa. Tenga en cuenta también, que me estoy conectando V_cc a sólo los condensadores más grandes' V_cc pin. Es esta bien o debo conectar V_cc para cada condensador separado?

Ah, y por favor, no les importa la ilógica condensador de etiquetado. Me voy a fijar ahora.

Answer 1

Un poco fuera de tema, pero dado que sus requisitos de frecuencia son (muy) modesto, usted tiene la opción de bajar la unidad de fuerza o velocidad de respuesta en el CPLD (si se admite). La más empinada de la lógica de la transición, la más alta frecuencia de los componentes contenidos. Una lenta velocidad de respuesta de reducir los transitorios de conmutación y reducir las exigencias sobre su desvinculación de la red.

Answer 2

El objetivo (como saben) es proveer de baja impedancia como sea posible entre el poder y la tierra, por lo que mantener las huellas (de pin para el condensador) tan corto como sea posible es importante. Un 4 o más capas de la junta, es mucho más fácil lograr un buen rendimiento de alta frecuencia, pero con cuidado se puede hacer en un 2-capa de la junta.

Tengo un par de 2-capa de FPGA tablas de prueba y utilizar el método de Steven menciona con tapa y rastros en la misma capa - generalmente me gustaría utilizar una 100nF y 10nF uno al lado del otro en cada conjunto de pines de alimentación (el 10nF más cercano a los pines) con un par de 1 uf y 10uF.

Si el uso de las vias en el diseño, entonces lo ideal es que la primera cosa que las huellas que encontramos es el condensador, no las vias (he.e como se mencionó anteriormente, pero con las vias) por Lo que en su diseño, si usted tiene el condensador de pastillas de entre las clavijas y las vias, y junto a las vias (es decir, sin rastro, como es a través de la extensión de la almohadilla), a continuación, crear un bucle como sea posible. Si usted tiene la tapa en la parte inferior (muy común tener ellos "debajo" de la IC con vias a tierra/plano de alimentación), a continuación, sólo seguir un muy corto camino a través del pin, a continuación, la tapa justo al lado de la vía en el otro lado.

Mantener la impedancia abajo sobre un amplio ancho de banda es importante. Los condensadores de valores diferentes tienen diferentes SRF (auto frecuencias de resonancia) por lo general el más grande de la tapa de la parte inferior de la SRF. Así por ejemplo, la colocación de 2 x 1 uf, 4 x 100nF, 8 x 10nF en su CPLD/FPGA rieles ayudará a proporcionar esto. Si usted mira el proveedor de la aplicación notas, o un dev de la junta esquemático usted debe ver a un desacoplamiento de sistema muy similar al descrito anteriormente.

Aquí es un ejemplo de condensador de impedancia más frecuencia (de una a TI de documento):

Answer 3

Al menos para este capacitor que parecen ser capaces de colocar en la parte superior de la capa. Si usted tendría lugar en el mismo sistema de coordenadas que acortaría la distancia entre la tapa y los pines que por lo menos el 80% (usted también tendrá que calcular el PCB de espesor). Definitivamente, me gustaría intentar hacerlo. Usted puede incluso mover un poco más cerca. No escuche a Russell :-) cuando dice que no hace una diferencia si usted necesita la via de todos modos; es la distancia entre la tapa y el \$V_{DD}/V_{SS}\$ pines que cuenta.
También, dependiendo de la CPLD las necesidades de energía de la 10nF puede ser un poco pequeño, aunque esto podría ser más de un problema para FPGAs de CPLDs. Depende tanto del número de puertas y de la frecuencia de reloj. Aún así, cuando yo uso una 10nF cap me coloque un 1\$\mu\$F cap en paralelo, con el 10nF el más cercano a los pines.
La conexión en cadena de su carga en una sola potencia de seguimiento no es una buena idea. En lugar de hacer la fuente de alimentación de salida de un punto central de la estrella y conectar los diferentes dispositivos en diferentes trazas, cada uno con su propia disociación.

editar
La tercera imagen es sin duda la mejor, la disociación sabio. (Incluso me atrevería a dejar las huellas de ir en línea recta hacia abajo.) No veo ningún problema con el plano del suelo, ni con las vias de conexión. Simplemente no lugar de la vía entre la tapa y el CPLD pines. Distancia caps-CPLD debe ser muy breve, si es posible, incluso más corto! :-)

edit 2
Yo no preste atención a que el paquete primero, pero la cuarta captura de pantalla hace que sea obvio: sus tapas' paquetes son enormes. Veo a Mark hizo una nota sobre él, así, y estoy de acuerdo con él: cambiar a un tamaño más pequeño. 0402 es bastante estándar en estos días, y tu de la asamblea del PWB de la tienda puede hacer 0201s así. (AVX ha 10nF X7R en 0201 paquete.) Un paquete de menor tamaño le permitirá colocar el condensador más cerca de la IC, sin embargo, aún deja espacio para los vecinos de las huellas.

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Leer más
La elección de MLC Condensadores de Bypass/Desacoplamiento de las Aplicaciones. AVX documento
El Uso De Condensadores De Desacoplamiento. Cypress documento

Answer 4

Estoy de acuerdo en que en general no es un gran problema si las tapas de bypass se ponen en el otro lado de la placa del chip están pasando por alto. Con BGA paquetes, esta es la única manera de sortear algunas de alimentación/tierra de pares. El punto es minimizar el bypass de la tapa del bucle. Si la mejor manera de conseguirlo es poner el bypass de la tapa bajo el chip, entonces eso está bien.

Sin embargo, en tu caso no tiene sentido. Usted no tiene nada en la parte superior de la capa donde la pac debería ser, así que lo conectan directamente a los pines y agregar uno a través de la capa de suelo.

Hay otra razón por la que no me gusta su diseño independiente de pasar por alto. Se ejecuta la conexión entre el chip pin a tierra y la tierra de la derivación de la pac a través de la principal plano de tierra. Ahora usted tiene un centro alimentados con antena de parche en lugar de un plano de tierra. Trate de mantener la alta frecuencia de bucle corrientes el plano del suelo. Asegúrese de que el bucle entre el chip y el bypass de la tapa es tan corto como sea razonablemente puede hacer, a continuación, conecte el terreno de la parte de ese circuito para el maestro de suelo neto en un solo lugar. Lo mismo va para la pieza de la potencia del bucle. Que mantiene las corrientes de alta frecuencia contenida mientras que todavía proporciona la buena tierra y las conexiones de alimentación. Esto no importa a pasar por alto, pero no importa en lo que respecta a las emisiones de RF.

Answer 5

La tapa en la parte superior o inferior no hace ninguna diferencia si usted debe usar una vía en ambos sentidos.

En este caso la tapa en la parte inferior es bueno ya que directa conexión a tierra y el uso de una vía o equivalente es inevitable.

PERO usted dice que usted entienda que el objetivo es minimizar el lazo entre el chip y el de la tapa y, a continuación, hacer una innecesaria. No es muy grande, pero es mucho más grande de lo que necesita ser. Se puede ejecutar desde la tapa, bajo el IC almohadillas de la vía y luego de vuelta a la IC almohadillas de nuevo. Usted podría poner la via en el exterior de la IC, junto a la gorra para que yoi tendría alrededor de cero lazo entre la tapa y el IC o, posiblemente mejor, poner la tapa en VIRTUD de la IC debajo de las vias, como se muestra aquí o eléctricamente, lo mejor de todo, n=mover las vias hacia abajo un poco y coloque la tapa de la derecha en contra de las vias donde están las pistas para el IC satisfacer las vias para el mínimo posible de bucle.

¿Importa? - muy posiblemente no. Pero si usted puede conseguir a la tapa de la derecha en contra de las patillas en alrededor de cero costo de su buen hacer.

Hay potencialmente un problema más grave:

Preguntar acerca de VCC/Gnd distribución de uso de pista/pista o pista groundplane.
De estos pista/groundplane es potencialmente mejor, ya que pueden ayudar a minimizar la tierra de impedancia, PERO los "slots" que las pistas en la parte inferior de corte a través de la groundplane "paisaje" puede causar muchos problemas. Como se muestra, hay una pequeña y agradable antena radiante en una ranura en la parte inferior de la capa. se ejecuta a partir de IC+ a través de la mano izquierda a través de, a continuación, en la ranura de la tapa +ve. Que es, probablemente, una útil bucle de acoplamiento en unos pocos cientos de MHz.

Por otra parte usted puede tomar +ve en la parte superior de la pista a través de un plano de tierra de la ranura y, a continuación, conectarse a un punto remoto (es decir, una IC +ve), y conecte el IC clavija de toma de tierra para el plano de tierra en la IC. La corriente fluirá a través de la parte superior de la pista, más de la ranura, en IC, si IC gnd pin, en groundplane, a través de gp hacia la fuente de alimentación, pero la reunión de la ranura en el camino. Para obtener alrededor de la ranura viajará hacia los lados para una adecuada baja impedancia camino alrededor de la ranura, a continuación, vuelva a en la parte superior de la pista y en su camino. El suelo, el flujo de corriente a lo largo de los lados de y alrededor de la ranura de hacer un muy buen transmisor UHF. Y también puede actuar como un receptor.

Algunas personas tienen para el diseño de estos se puede tener de forma gratuita :-(.

Freescale nota de aplicación - Compacto Antenas Integradas dice:

Peor de los casos puede ser mejor con los dos mejores pistas de tierra y V+ si usted puede equilibrar la ruta de acceso a cada uno de y minimizar el intertrack de separación en todos los puntos. La estrella de distribución es mejor, si fuera posible. Donde no se puede evitar tener varias alimenta de una fuente de alimentación de la pista de asegurarse de que las señales que se sitúan en la pista par de componentes en una ubicación no afectan negativamente a los demás en la misma pista par. anular a toda costa tener múltiples pista de poder basadas en trayectorias de suministro a un único powered ubicación. En el ideal clásico y rara vez totalmente realizable sistema de todas las fuentes de energía son en estrella disposición de unirse sólo a la fuente de alimentación.