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¿RAM paralela sin gran número de pines?

En la década de 1970, Texas Instruments había un ahora discontinuado la gama de productos que se denominan bacterias GRAM (y leer sólo el equivalente GROM), que era básicamente un estándar de chip de memoria con la dirección y todos los datos multiplexados en 8 pines. Te gustaría iniciar una operación de enviar el chip de dos bytes de dirección y, a continuación, cada vez que los impulsos de la lectura o de escritura pin se podría leer o escribir un byte utilizando el autobús, a continuación, incrementar la dirección interna del contador. El resultado fue un chip de memoria que fue casi tan rápido (al menos para acceso secuencial de operaciones) como un estándar paralelo chip de memoria, pero que sólo necesita un 16-pin paquete, en lugar de 28 pines paquetes similares de otros recuerdos de los días necesarios.

Hoy en día, para aplicaciones similares, probablemente más a menudo el uso de SPI-acceso de serie de la memoria, pero el problema es que esos recuerdos son bastante lenta (la mayoría tienen un rendimiento máximo de alrededor de 20Mbit/s; algunos corren tan rápido como dos veces, pero no he encontrado más rápido), mientras que un equivalente moderno de los TI podría ser mucho más rápido que eso, lo que permite fácilmente más de 100 Mbit/s de acceso.

Nada existe que aún está en producción y que se comporta de manera similar a aquellos de TI fichas? Lo más cercano que se puede encontrar hoy en día son personalizados propósito partes, por ejemplo, la VLSI VS23S010D, que combina un dispositivo de memoria que admite el tipo de interfaz estoy buscando junto con un controlador de pantalla, que pone el pin de contar hasta 48 pines... estoy idealmente buscando algo en un 14 o 16 pines paquete (creo que 14 es el mínimo realista - 2x poder, 8x datos, el reloj, la dirección de seleccionar, leer bytes, bytes a escribir).

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El estándar apropiado de la solución es, probablemente, QSPI (también llamado QPI, o también SQI). De alguna manera es una extensión de la interfaz SPI, pero utiliza cuatro (quad, de ahí la Q en su sigla en inglés) bits de datos (IO0/IO1/IO2/IO3) en lugar de una sola señal para cada dirección (MISO/MOSI).

Así que las fichas son muy pequeñas (por lo general TAN-8), y la interfaz es muy eficiente: debe enviar a la dirección para cada comando de leer o escribir, pero entonces usted puede leer múltiples bytes en ráfaga, de cuatro bits en cada ciclo de reloj. Max velocidad de reloj es típicamente ~104MHz para flash. Puede ser aún más rápido utilizando una Doble Tasa de Datos de señalización (cuatro bits en cada flanco de reloj, tanto ascendente y descendente: así que ocho bits en cada ciclo de reloj - normalmente, los chips flash máximo hacia fuera en 80MHz en este modo).

El chip de las hojas de datos proporcionará todos los detalles sobre el exacto significado/uso de cada señal. Para ilustrar, aquí es un comando de lectura de temporización diagrama (en datos único modo de tasa, y tomado de esta hoja de datos):

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Aquí, usted ve que usted necesita 14 ciclos de reloj para obtener el primer byte (a 80MHz, significa 175ns tiempo de acceso). Pero si usted necesita más bytes, sólo tiene que añadir 2 ciclos por byte (25ns). Por lo que la lectura en la explosión hará que sea mucho más rápido que un típico 70 ns o incluso un 45ns flash paralelo chip.

Usted puede encontrar fácilmente NI flash partes de una gran cantidad de fabricantes, a través de esta interfaz. Tenga en cuenta que sus interpretaciones o ejecuciones (velocidad máxima, el maniquí ciclos de conteo) y características (Quad de e/S o simplemente Dual I/O, DDR de apoyo) varían, así que consulte la hoja de datos.

La RAM es un poco más difícil de encontrar, pero todavía disponibles, especialmente de Microchip (por ejemplo, 23LC512), semi (por ejemplo, N01S818HA) y ISSI (por ejemplo, IS62WVS2568GBLL-45). Ellos son más lentos que los de flash, aunque. Pero el ISSI yo sugiero arriba todavía va a 45MHz (single data rate), aparentemente con un mínimo de ciclo de lectura que necesitan 11 de relojes para el primer byte. O dicho de otro modo: 200ns + 45ns por byte (180Mbit/s de rendimiento), que no está mal, y supera el GRAMO de velocidad indicado.

También, tenga en cuenta que un montón de gama alta Mcu (de NXP, ST, ...) esta interfaz de hardware.

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Voy a postear esto como otra respuesta porque es algo totalmente diferente.

Hay otro, pero es menos común, la interfaz que también muy bien se ajusta a su descripción: HyperBus, diseñado por Cypress (patentado).

Esta usa DDR a velocidades mucho más altas (hasta 166 mhz), y un bus de 8 bits. Así que usted puede alcanzar 2666 Mbit/s (wow!), lo que deja QSPI muy por detrás. También está diseñado para una mayor densidad de DRAM en lugar de SRAM, así que usted puede encontrar 8M x 8 chips (vs 256k x 8 para el ISSI QSPI SRAM mencionado en otros post). Se utiliza sólo 12 de las señales (tensiones de alimentación excluido).

Aquí está una HyperRAM producto de ISSI: IS66WVH8M8ALL. También hay HyperFlash productos que usted puede encontrar.

Pero estamos en otra categoría de productos. Es más caro, menos fácilmente sourceable, los chips son típicamente BGA, y la interfaz es un poco más complejo (debido a la alta velocidad y la DDR). También, menos Mcu de apoyo a esta.

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