Mi configuración: 53 x 28 mm PCB, la uC se ejecutará en algún lugar entre 1 MHz y 8MHz. Doble capa de diseño de PCB.
A partir de la información que se reunieron en este sitio parece que hay dos aspectos a considerar en la decisión de cómo tratar a las trazas de PCB:
1) Máximo sinusoidal de frecuencia de la digital (plaza) de las señales que se ejecutan en la junta. Por esto entiendo que el 3er armónico es una buena frecuencia máxima a ser evaluados.
2) Aumento / caída de los bordes de tales señales digitales. Para este punto no sé qué frecuencias debe ser considerado o cómo determinar. O cómo manipular (?) ellos tampoco.
No estoy seguro de si es o no mi entendimiento es errónea. Todo lo que podía encontrar en la hoja de datos del ATMega168 de la uC es que para algunos pines utilizados en algunos modos (como TWI) el hardware cambia a un modo especial que no se considere la posibilidad de fallos menor de 50 ns y que se ralentiza su velocidad de respuesta en esos pines.
Ayuda!