apague el circuito cuando está por debajo de 0.7 - 1V - UVLO?

Question

Me gustaría crear un bajo voltaje de bloqueo que se apague la alimentación de baja tensión de la sección de un circuito cuando la oferta es inferior a 0,7 - 1V.

Como yo lo entiendo, la mayoría de muy baja tensión de la lógica deja de tener definidos los estados de 0,6 V o menos. Presumiblemente esto se deduce que un circuito en el que sólo se activa en por encima de estos niveles tienen todavía un estado indefinido por debajo de estos niveles. En este circuito se puede tomar segundos para ir de 0 a superiores a 0,7 V. Durante este período ideal sería evitar cualquier poder ser utilizado por el resto del circuito.

¿Alguien tiene sugerencias creativas o punteros?

EDIT: Gracias por todas las respuestas hasta el momento. Para aclarar:

• El circuito que se corte también está siendo impulsado por el mismo suministro. Estoy después de un 'guardián' del circuito de parada de poder ir al resto del circuito cuando Vin < 0.7 - 1V.
• El resto del circuito se va a utilizar un máximo de 100 ma @ < 1.8 V.
• Lo ideal sería un alto interruptor lateral (pero puede trabajar con el lado de baja)
• Yo también me olvidé de agregar (muy importante) - el 'guardián' de la parte del circuito no debe usar más de un par de microamperes!

Answer 1

El diodo Schottky plantea el Vin umbral a 1V.. P-FET ha Vgs=1V. Agregar gorras para satisfacer el rizo y el retraso de las necesidades.

• V Umbral podría ser de 0.8 a 0.9 V
• Rev a < pocos uA corriente de polarización.

RdsOn @1V necesita ser verificada. Rev encima después de especificaciones de agregados para unos uA corriente de reposo de max y 100 ma carga máxima. . - ~ - original a continuación.

^{simular este circuito – Esquema creado mediante CircuitLab}

Answer 2

Solo un pensamiento, y no probado (de manera constructiva critisms sólo, por favor) pero cómo sobre algo como esto.

Aquí está mi pensamiento:

A continuación acerca de 1.2 V diodos D2,D3 no puede llevar a cabo, por lo que cualquier tensión inferior a la que no se ve en la salida. Tenga en cuenta que este no es el límite inferior de tensión.

D1 y Q1 base-emisor de formar una caída de tensión de aproximadamente 0,8 V (el límite inferior de tensión). Una tensión superior a la que se convertiría en la Q1 (BJT NPN) con un adecuado valor de R1.

Si P1 es entonces Q2 (BJT PNP) está también EN la base de corriente controlado por R2. (Q1 colector-emisor de saturación, dicen 0.1 V)

T2 tiene una caída de aproximadamente 0,1 V entre colector-emisor de saturación) y efectivamente cortos el diodo gotas de salir de Vsal de alrededor de 0.1 V menos de Vin para tensiones de entrada superiores a 0,8 V.

Si Vin cae por debajo de 0.8 v Q1 se APAGA, Q2 se APAGA dejando sólo los dos diodos, D2, D3 en el circuito que evitar que esta de baja tensión conseguir a través de, por lo Vsal = 0V

Answer 3

No estás pidiendo lo imposible! Mientras tradicionales de la SUPERINTENDENCIA de las fichas disponibles para tales voltajes bajos y dentro de su presupuesto de alimentación, sus resultados no están definidos en muy baja tensión, que no es muy útil para su causa.

Afortunadamente, algunas de gente inteligente de Avanzada Lineal de los Dispositivos de vino para arriba con una manera de hacer que una precisión de umbral de tensión MOSFET dispositivo con el mismo flotante puerta de tecnología que es la base de la EEPROM y Flash chips que todos conocemos. El resultado es lo que llamamos un APAD™ -- un FET que, básicamente, puede actuar como un comparador de clases, con mucha mayor precisión que el orden de magnitud de Vgs(th) rango típico de MOSFET. El circuito resultante es realmente simple, y se muestra a continuación.

^{simular este circuito – Esquema creado mediante CircuitLab}

T1 es la ALD110908 de doble canal N APAD en SO-8 con un programa en la fábrica 0.8 V Vgs(th) -- ambas secciones están conectadas en paralelo, lo que significa que los pines 2 y 7 de la SO-8 está conectado a Vin, 3 y 6 están conectados a R1 y la puerta de la Q2, y 1, 4, 5, y 8 van a GND (tierra) como el sustrato sobre el EPADs es clavado a cabo por separado. Q2 es un AO3435 P-canal de alimentación de la FET en SOT-23-fue especificado debido a su máximo de la puerta de la corriente de fuga de 100nA. R1 no es especialmente crítica en valor -- 10MΩ fue elegido como el más común es el valor de la resistencia lo suficientemente grande para el 1er trimestre del pullup en este circuito. Si el valor de resistencia no es un regalo muerto, por el camino, este es un instrumento de alta impedancia del circuito y debe ser construido con pocas fugas técnicas:

• No-clean es un no-no, y por lo tanto son sucias huellas en la junta
• Una buena calidad de PCB sustrato debe ser utilizado
• La parte superior de cobre llena deben estar claros de que el circuito de la zona
• El diseño debe ser compacto y directo