Período mínimo de reloj desde el tiempo de preparación y retención

Question

He encontrado varias respuestas diferentes sobre cómo influyen los tiempos de preparación y retención de los Flip-Flops en el tiempo mínimo entre dos flancos de reloj ascendentes.

1. tclock >= Retardo de propagación + tsetup + thold
2. tclock >= Retardo de propagación + tsetup
3. tclock >= Retardo de propagación + Max(tsetup, thold)

¿Cuál de ellos es el correcto? Desde mi punto de vista, debería ser la primera versión, pero he encontrado algunas respuestas que dicen que el tiempo de retención no cambia la velocidad del reloj.

Answer 1

Si el flip-flop se analiza estrictamente por sí mismo con respecto a las entradas CLK y D, entonces el periodo de reloj mínimo se aproxima a la suma de los t _{configuración} y la t _mantener veces. El retardo de propagación sólo entra en juego si las salidas del flip-flop determinan el siguiente estado de la entrada D.

Dicho esto, la mayoría de los sistemas que se analizan tendrán una matriz de múltiples flip-flops que tienen todas sus entradas CLK conectadas a una fuente de sincronización común. Además, las salidas de los distintos flip-flops estarán interconectadas de alguna manera, posiblemente incluyendo otra lógica combinatoria, para determinar los siguientes valores de estado a las entradas D de los flops. En este caso es necesario que el retardo de propagación se incluya siempre en el análisis y ese retardo tiene que incluir algo más que el retardo, CLK a Q, del flip-flop. Hay que añadir el retardo extra de las rutas lógicas combinatorias adicionales y, en los casos de relojes de muy alta velocidad, también hay que añadir el retardo de las señales a lo largo de las rutas de enrutamiento.

En el análisis de nivel de sistema o de tipo máquina de estado para un periodo de reloj mínimo, es común considerar que los retrasos de todos los flip-flops son las mismas especificaciones del peor caso, de modo que todos y cada uno de los caminos a través del árbol lógico no necesitan ser calculados individualmente. Esta es también una razón por la que el diseño lógico robusto siempre quiere ser sincrónico con respecto a una fuente de reloj común para que el análisis pueda limitarse al comportamiento de reloj a reloj.

Answer 2

La ambigüedad proviene del hecho de que el cumplimiento del requisito de tiempo de retención depende del retardo de propagación.

Si se asume que el retardo de propagación del FF es siempre mayor que el tiempo de retención, entonces el retardo de propagación asegura que se cumpla el tiempo de retención y tclock >= tprop + tsetup.

Sería inusual que el retardo de propagación de un FF fuera más corto que el tiempo de retención.

Por supuesto, hay una complicación adicional causada por el hecho de que el retardo de propagación, la configuración y la retención cambian con el voltaje y la temperatura, y hay que tener en cuenta la desviación entre los relojes de los FF de origen y de destino.