Preguntas ciencias de xilinx

1

2Resp

2422Vistas

Sintetizador FPGA/HDL en línea

Resuelta

Preguntado el 26 de Diciembre, 2013 por anca.tibor

1

1Resp

1062Vistas

Generador de sistemas: Cómo hacer una implementación de búfer

Resuelta

Preguntado el 1 de Septiembre, 2011 por Tom Lokhorst

2

1Resp

628Vistas

¿Cuál es la planificación de E/S más rápida para FPGA?

Resuelta

Preguntado el 17 de Noviembre, 2013 por Karsten

1

1Resp

179Vistas

¿Por qué cambiar un 'add' a un lógico o devorar 7 macrocélulas CPLD?

Resuelta

Preguntado el 15 de Septiembre, 2012 por nathaniel

3

2Resp

1343Vistas

¿Utilizar Webpack desde la línea de comandos, pero sin un archivo de proyecto?

Resuelta

Preguntado el 27 de Abril, 2012 por Brad Leach

1

1Resp

1615Vistas

¿Cómo mapear los pines LPC FMC a los pines FPGA en un Zedboard?

Resuelta

Preguntado el 7 de Diciembre, 2013 por dahma

5

2Resp

2953Vistas

Fanout medio de las redes sin reloj

Resuelta

Preguntado el 30 de Agosto, 2011 por Tom Lokhorst

1

1Resp

87Vistas

Cambio de la frecuencia de reloj de la FPGA en tiempo de ejecución

Resuelta

Preguntado el 1 de Junio, 2022 por EA90

1

2Resp

1063Vistas

Componente no encontrado VHDL XILINX ISE

Resuelta

Preguntado el 22 de Junio, 2015 por Martin

3

2Resp

3372Vistas

Exportar la vista RTL y las formas de onda como imágenes desde Xilinx ISE webpack

Resuelta

Preguntado el 20 de Marzo, 2012 por Adam Wright

1

2Resp

1090Vistas

Configurar dinámicamente la FPGA desde el programa anfitrión

Resuelta

Preguntado el 20 de Abril, 2014 por Mark Nottingham

2

2Resp

210Vistas

ISE de Xilinx (GSR): El bloque inicial añade un retraso de 100 unidades de tiempo a la simulación

Resuelta

Preguntado el 27 de Marzo, 2019 por Marco Castro

2

2Resp

90Vistas

Cómo leer el estado de los pines (alto/bajo) en la Spartan FPGA 3E

Resuelta

Preguntado el 13 de Mayo, 2021 por 이승우

1

2Resp

369Vistas

Reconfiguración parcial en FPGAs

Resuelta

Preguntado el 31 de Octubre, 2013 por Michael Madsen

1

1Resp

1637Vistas

¿Para qué sirve la restricción OFFSET IN/OUT en un diseño FPGA cuando se utiliza un registro en IOB?

Resuelta

Preguntado el 16 de Enero, 2014 por Trina Summerfield

3

2Resp

980Vistas

Interfaz SPI en la FPGA de Xilinx, dominios de reloj y restricciones de tiempo

Resuelta

Preguntado el 18 de Septiembre, 2018 por New Alexandria

4

2Resp

10201Vistas

Circuito VHDL de desbordamiento

Resuelta

Preguntado el 20 de Mayo, 2012 por Kasey Speakman

1

4Resp

122Vistas

¿Por qué Xilinx ISE no infiere la ram en bloque para esta matriz?

Resuelta

Preguntado el 6 de Agosto, 2017 por lpreams

4

1Resp

503Vistas

puerto inout en VHDL Módulo RS232 de Digilent

Resuelta

Preguntado el 1 de Enero, 2013 por mnology

4

1Resp

1082Vistas

¿Qué herramientas utilizas para analizar datos de forma de onda de la simulación o de la lógica analizador de trazas?

Abierta

Preguntado el 8 de Agosto, 2012 por Michael Chapman

5

2Resp

297Vistas

¿Cuál es la relación entre un 10:5 caja de cambios y un 5:1 OSERDES2?

Abierta

Preguntado el 22 de Julio, 2018 por Alonso

5

1Resp

313Vistas

Pulso en el borde de reloj diferentes

Resuelta

Preguntado el 8 de Diciembre, 2015 por BiAiB

8

3Resp

3118Vistas

Recuento de la puerta lógica de la FPGA

Resuelta

Preguntado el 22 de Mayo, 2013 por Adrian

4

1Resp

138Vistas

¿DDR de 4 SDMONexys ' t carga bitstream de la tarjeta microSD?

Resuelta

Preguntado el 14 de Noviembre, 2018 por Luke

4

1Resp

301Vistas

Verilog - una línea permanece alto, lo necesito para ir a la baja después de un tiempo

Resuelta

Preguntado el 10 de Septiembre, 2012 por nathaniel

4

1Resp

1128Vistas

¿Por qué Xilinx ISE no puede acceder a mi paquete personalizado?

Resuelta

Preguntado el 30 de Septiembre, 2013 por citrucel

5

2Resp

436Vistas

¿Este BRAM se está utilizando completamente si utilizo un ancho de datos diferente?

Resuelta

Preguntado el 7 de Julio, 2016 por mikeycgto

4

1Resp

359Vistas

¿Es posible que una FPGA se configure "parcialmente"?

Resuelta

Preguntado el 6 de Diciembre, 2013 por Borgar

10

2Resp

940Vistas

¿Qué es un "medio seguro" en una FPGA?

Resuelta

Preguntado el 25 de Enero, 2018 por trotterdylan

11

4Resp

982Vistas

FPGA: conteo o recuento de abajo?

Abierta

Preguntado el 28 de Diciembre, 2017 por Omer Eldan

Preguntas ciencias xilinx

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¿Cuál es la relación entre un 10:5 caja de cambios y un 5:1 OSERDES2?

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Recuento de la puerta lógica de la FPGA

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¿Este BRAM se está utilizando completamente si utilizo un ancho de datos diferente?

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