Preguntas ciencias de verilog02

1

1Resp

849Vistas

Verilog: ¿Existen algunas reglas básicas para la configuración de los puertos?

Resuelta

Preguntado el 28 de Diciembre, 2015 por Paul

3

1Resp

6005Vistas

Uso de la sintaxis if/else para las sentencias de asignación

Resuelta

Preguntado el 10 de Abril, 2012 por Michael Cramer

2

1Resp

341Vistas

Conversión de código Bin-to-BCD de VHDL a Verilog

Resuelta

Preguntado el 19 de Diciembre, 2015 por kevin

6

3Resp

3694Vistas

Problema con el reloj de la Spartan 6

Resuelta

Preguntado el 25 de Junio, 2012 por Michael Cramer

1

1Resp

513Vistas

Transiciones de estado curiosas en la simulación RTL de máquinas de estado

Resuelta

Preguntado el 22 de Julio, 2013 por bytesum

1

1Resp

833Vistas

Modelado de circuitos a partir de FSM con Verilog

Resuelta

Preguntado el 7 de Febrero, 2016 por hem

2

1Resp

116Vistas

Elección de la longitud de bits adecuada

Resuelta

Preguntado el 26 de Septiembre, 2019 por Nicola

4

1Resp

506Vistas

puerto inout en VHDL Módulo RS232 de Digilent

Resuelta

Preguntado el 1 de Enero, 2013 por mnology

6

1Resp

231Vistas

¿Cuál fue la motivación para hacer las descripciones de comportamiento una parte tan importante de Verilog?

Resuelta

Preguntado el 14 de Octubre, 2011 por Sparky

4

3Resp

284Vistas

¿Se puede hacer una palanca de cambios de forma combinatoria?

Resuelta

Preguntado el 31 de Julio, 2014 por Michael Cramer

6

2Resp

303Vistas

Diferencia entre HVL y HDL

Abierta

Preguntado el 31 de Julio, 2014 por Miyagi Coder

4

2Resp

196Vistas

Seguro que las señales en el tiempo de arranque para evitar operaciones no deseadas

Abierta

Preguntado el 10 de Noviembre, 2014 por drCoding

8

2Resp

9859Vistas

¿Cómo se implementan las declaraciones de Verilog "siempre" en hardware?

Resuelta

Preguntado el 9 de Abril, 2012 por Michael Cramer

6

2Resp

6748Vistas

Implementar puerto serie en fpga (verilog)

Resuelta

Preguntado el 1 de Mayo, 2011 por Joseph

6

1Resp

10242Vistas

¿Cómo puedo definir un módulo con un parámetro modificado en Verilog?

Resuelta

Preguntado el 29 de Diciembre, 2011 por Ben Gottlieb

4

1Resp

301Vistas

Verilog - una línea permanece alto, lo necesito para ir a la baja después de un tiempo

Resuelta

Preguntado el 10 de Septiembre, 2012 por nathaniel

4

5Resp

732Vistas

Pruebas de estrés de la fuente de alimentación de una FPGA

Resuelta

Preguntado el 23 de Mayo, 2012 por Michael Cramer

5

3Resp

1595Vistas

¿Cómo puede el número de ciclos de reloj necesarios para completar una instrucción en un procesador canalizado menos tiempo?

Abierta

Preguntado el 26 de Septiembre, 2013 por DHamrick

4

2Resp

216Vistas

Cómo conectar los buses de salida juntos

Abierta

Preguntado el 24 de Junio, 2013 por rmstmppr

11

4Resp

3749Vistas

Diferencia entre RTL y Behavioral verilog

Abierta

Preguntado el 28 de Marzo, 2013 por EEBB

4

2Resp

524Vistas

cómo implementar una pantalla estéreo de perno bajo cuenta (FPGA)

Resuelta

Preguntado el 15 de Mayo, 2012 por ggambett

8

1Resp

2037Vistas

Relación entre el delta del ciclo y programación de eventos en verilog de la simulación?

Abierta

Preguntado el 9 de Febrero, 2014 por sdive

4

3Resp

590Vistas

CPLD (a veces) no incrementa el contador de

Resuelta

Preguntado el 21 de Enero, 2018 por hoaquo

4

3Resp

266Vistas

¿Hay alguna ventaja en la implementación de CSA frente al uso del símbolo de multiplicación al sintetizar?

Resuelta

Preguntado el 1 de Agosto, 2013 por starbox

5

4Resp

250Vistas

Cómo es el código de los procedimientos convierte en un circuito?

Resuelta

Preguntado el 3 de Octubre, 2014 por EdmundG

6

1Resp

325Vistas

Vacío Netlist Vivado De La Suite De Diseño

Resuelta

Preguntado el 27 de Enero, 2014 por user35812

4

2Resp

355Vistas

Cómo implementar de manera eficiente un único pulso de salida de una larga entrada sobre Altera?

Resuelta

Preguntado el 12 de Marzo, 2014 por geft

5

1Resp

5055Vistas

puede verilog do `si se ha definido(ALGO) ... `elsif definido(SOMETHING_ELSE) ... `endif?

Abierta

Preguntado el 26 de Junio, 2012 por travega

7

3Resp

6604Vistas

¿Qué es el ACK I2C, y ¿cómo detectar?

Resuelta

Preguntado el 11 de Abril, 2012 por Michael Cramer

9

3Resp

1095Vistas

¿Hay una forma de activación condicional de un error de compilación en verilog?

Resuelta

Preguntado el 1 de Junio, 2013 por Rhys

Preguntas ciencias verilog

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Uso de la sintaxis if/else para las sentencias de asignación

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Cómo es el código de los procedimientos convierte en un circuito?

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Cómo implementar de manera eficiente un único pulso de salida de una larga entrada sobre Altera?

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¿Qué es el ACK I2C, y ¿cómo detectar?

¿Hay una forma de activación condicional de un error de compilación en verilog?

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