Preguntas ciencias de verilog

1

3Resp

1324Vistas

Automatización de vector de prueba en Verilog HDL

Resuelta

Preguntado el 17 de Diciembre, 2012 por Pelle

2

1Resp

258Vistas

Verilog: Operación lógica bit a bit propia

Resuelta

Preguntado el 4 de Agosto, 2023 por Smundo

1

2Resp

513Vistas

Transferencia de datos de Latch a PIPO

Resuelta

Preguntado el 31 de Enero, 2013 por André Caldas

1

1Resp

18284Vistas

La biblioteca de trabajo está vacía después de compilar el archivo fuente en Verilog en Modelsim.

Resuelta

Preguntado el 20 de Febrero, 2018 por Mohamed Essam

1

2Resp

2423Vistas

Sintetizador FPGA/HDL en línea

Resuelta

Preguntado el 26 de Diciembre, 2013 por anca.tibor

1

1Resp

182Vistas

¿Por qué cambiar un 'add' a un lógico o devorar 7 macrocélulas CPLD?

Resuelta

Preguntado el 15 de Septiembre, 2012 por nathaniel

3

2Resp

178Vistas

¿Cómo puedo solucionar el retardo entre la instrucción y el contador de programa?

Resuelta

Preguntado el 27 de Mayo, 2021 por katzesaal

1

1Resp

52Vistas

Necesito ayuda con mi código Quartus ya que no muestra mi forma de onda correctamente debido a un error

Abierta

Preguntado el 4 de Octubre, 2022 por Minseok Park

1

4Resp

164Vistas

Pregunta básica sobre el retardo intra-asignación en Verilog

Resuelta

Preguntado el 24 de Junio, 2021 por Shashank V M

25

3Resp

136083Vistas

Diferencia entre asignación bloqueante y no bloqueante Verilog

Resuelta

Preguntado el 24 de Noviembre, 2013 por vicky turner

1

2Resp

137Vistas

¿Por qué 4 reglamentos para controlar un FSM? Verilog

Abierta

Preguntado el 5 de Febrero, 2019 por Dr1Ku

45

2Resp

13234Vistas

¿Cómo es diferente el diseño ASIC de la síntesis de FPGA HDL?

Resuelta

Preguntado el 25 de Marzo, 2012 por Mike Schall

1

1Resp

101Vistas

El código Verilog muestra resultados desconocidos (X) por alguna razón

Resuelta

Preguntado el 24 de Noviembre, 2021 por Marcio Mangar

1

3Resp

131Vistas

Condición de uso de un reloj con registros de otro, reloj sincronizado

Resuelta

Preguntado el 23 de Septiembre, 2019 por user190755

3

2Resp

9824Vistas

¿Qué significa "+:" en Verilog?

Resuelta

Preguntado el 16 de Febrero, 2015 por Alonso

1

2Resp

678Vistas

Controlando el MAX31855 vía SPI con Verilog desde la FPGA

Abierta

Preguntado el 28 de Diciembre, 2016 por itsnotmyrealname

2

1Resp

212Vistas

Error con la sentencia Assert en Verilog

Resuelta

Preguntado el 4 de Septiembre, 2019 por Lakshya Goyal

1

1Resp

223Vistas

Cómo seleccionar la línea a un demux 1:4 en verliog desde un softprocessor NIOS II

Resuelta

Preguntado el 25 de Junio, 2017 por Bilo

3

1Resp

290Vistas

El interruptor DEBUG no parece funcionar en mi código

Resuelta

Preguntado el 1 de Diciembre, 2014 por Allan

4

2Resp

2637Vistas

¿Cuál es la diferencia entre un array escalar y un array vectorial?

Resuelta

Preguntado el 5 de Febrero, 2018 por mathforecon

1

1Resp

1152Vistas

Envío de datos de 8 bits en serie

Resuelta

Preguntado el 13 de Abril, 2018 por Ted Shifrin

5

1Resp

247Vistas

¿Por qué no veo la desviación de entrada del bloque de sincronización en las formas de onda?

Resuelta

Preguntado el 14 de Septiembre, 2021 por Danduk82

2

1Resp

3748Vistas

Establecer un array de cables con un valor entero en el banco de pruebas Verilog

Resuelta

Preguntado el 20 de Julio, 2017 por Sid

1

1Resp

459Vistas

Añadir retraso a la temporización de Verilog

Resuelta

Preguntado el 20 de Octubre, 2013 por Chris Roland

1

2Resp

193Vistas

Verilog: ¿Comprobar si una señal es 100 ticks activa?

Resuelta

Preguntado el 17 de Diciembre, 2014 por Rupert Morrish

2

1Resp

976Vistas

Generación de números aleatorios

Resuelta

Preguntado el 11 de Junio, 2014 por Crescent Fresh

2

2Resp

211Vistas

ISE de Xilinx (GSR): El bloque inicial añade un retraso de 100 unidades de tiempo a la simulación

Resuelta

Preguntado el 27 de Marzo, 2019 por Marco Castro

2

2Resp

91Vistas

Cómo leer el estado de los pines (alto/bajo) en la Spartan FPGA 3E

Resuelta

Preguntado el 13 de Mayo, 2021 por 이승우

2

1Resp

512Vistas

Diferencia entre las implementaciones de un contador de 4 bits en verilog

Resuelta

Preguntado el 6 de Noviembre, 2015 por Martin Plante

3

1Resp

306Vistas

Diseño basado en el estado frente a diseño sin estado (en verilog)

Resuelta

Preguntado el 16 de Julio, 2015 por Plutonium smuggler

Preguntas ciencias verilog

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