Preguntas ciencias timing

Puntuación Visitas Fecha
Imagen de perfil de Claus Kaldeich

1

2Resp
1310Vistas

Configuración y retardo para un flip-flop de flanco positivo en cascada con un flip-flop de flanco negativo.

Resuelta
Preguntado el 14 de Mayo, 2014 por Claus Kaldeich
Etiquetas :
Imagen de perfil de BJ292

3

1Resp
789Vistas

Encuentro: Violación de tiempo de espera en clkgate

Resuelta
Preguntado el 28 de Diciembre, 2015 por BJ292
Etiquetas :
Imagen de perfil de cowgod

3

3Resp
1829Vistas

¿Es posible utilizar Logic-Analyzer para aplicar ingeniería inversa a la codificación ASK/OOK en banda ISM?

Resuelta
Preguntado el 8 de Noviembre, 2011 por cowgod
Etiquetas :
Imagen de perfil de Namman

1

1Resp
713Vistas

Comprender la constante de tiempo rc

Resuelta
Preguntado el 9 de Junio, 2013 por Namman
Etiquetas :
Foto de perfil de mkt1410

1

1Resp
495Vistas

¿Debemos utilizar entradas asíncronas en los bloques Moore y síncronas en los bloques Mealy?

Resuelta
Preguntado el 19 de Septiembre, 2016 por mkt1410
Etiquetas :
Imagen de perfil de Joey Hoang

1

0Resp
70Vistas

crear_reloj_generado quartus para reloj derivado

Resuelta
Preguntado el 7 de Abril, 2022 por Joey Hoang
Etiquetas :
Imagen de perfil de glasnt

37

12Resp
21981Vistas

Software para crear diagramas de tiempo

Resuelta
Preguntado el 17 de Julio, 2010 por glasnt
Etiquetas :
Foto de perfil de Mark Richman

1

2Resp
2900Vistas

¿Cuál es el procedimiento estándar de formación de DDR4?

Resuelta
Preguntado el 25 de Abril, 2017 por Mark Richman
Etiquetas :
Imagen de perfil de Dbev

1

2Resp
898Vistas

¿Cómo puedo retrasar el encendido del MOSFET sin ralentizar el tiempo de subida?

Resuelta
Preguntado el 19 de Enero, 2017 por Dbev
Etiquetas :
Imagen de perfil de Cheesus Crust

1

1Resp
430Vistas

tCHSL Temporización SPI

Resuelta
Preguntado el 9 de Diciembre, 2015 por Cheesus Crust
Etiquetas :
Foto de perfil de user190755

1

3Resp
131Vistas

Condición de uso de un reloj con registros de otro, reloj sincronizado

Resuelta
Preguntado el 23 de Septiembre, 2019 por user190755
Etiquetas :
Foto de perfil de itsnotmyrealname

1

2Resp
678Vistas

Controlando el MAX31855 vía SPI con Verilog desde la FPGA

Abierta
Preguntado el 28 de Diciembre, 2016 por itsnotmyrealname
Etiquetas :
Foto de perfil de Ki11akd0g

1

2Resp
316Vistas

Pregunta sobre 74HC574 (pregunta muy difícil de redactar)

Resuelta
Preguntado el 26 de Junio, 2016 por Ki11akd0g
Etiquetas :
Imagen de perfil de criss999

2

2Resp
1328Vistas

¿Por qué mi escritura I2C recibe un NAK?

Resuelta
Preguntado el 31 de Marzo, 2017 por criss999
Etiquetas :
Imagen de perfil de New Alexandria

3

2Resp
981Vistas

Interfaz SPI en la FPGA de Xilinx, dominios de reloj y restricciones de tiempo

Resuelta
Preguntado el 18 de Septiembre, 2018 por New Alexandria
Etiquetas :
Imagen de perfil de burki

3

1Resp
127Vistas

SDC (Synopsys Design Constraints) Timing Exception for Latch Before Launch - FPGA

Resuelta
Preguntado el 12 de Marzo, 2021 por burki
Etiquetas :

Etiquetas mas usadas

i-Ciencias.com

I-Ciencias es una comunidad de estudiantes y amantes de la ciencia en la que puedes resolver tus problemas y dudas.
Puedes consultar las preguntas de otros usuarios, hacer tus propias preguntas o resolver las de los demás.

Powered by:

Yandex
X